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20nm之后将采取三维层叠技术

发布时间:2020-06-30 22:37:22 阅读: 来源:鲜枣厂家

在今后的2年~3年内,NAND闪存的集成度仍将保持目前的发展速度。具体来说,到2011年~2012年,通过采用2Xnm的制造工艺与3位/单元~4位/单元的多值技术,NAND闪存很有可能实现128Gb的容量。

本文引用地址:但是,如果要实现超过128Gb的更大容量,恐怕就需要全新的技术。目前正在量产的NAND闪存通常都使用浮栅结构的存储单元。许多工程师也认为,2011年~2012年将量产的2Xnm工艺及其后的20nm工艺仍可采用现有的浮栅结构的存储单元。但据SanDisk公司分析,当工艺发展到20nm以下时,从原理上来看,就很难再沿用现有的技术。由于存储单元的尺寸过小,晶体管将极不稳定,因此容易出现数据错误的情况。而且,工艺节点进一步缩小后,还将存在光刻设备能否满足工艺需求的问题。

由于NAND闪存的集成度在20nm工艺之后仍将继续提高,所以存储器结构必须要有根本性的变化。其中,将存储单元纵向层叠的三维技术可以说是最有希望的候补技术。

该技术的最大优点在于,即使采用比最先进工艺落后数代的制造工艺,也可以实现与使用最先进工艺时相同的大容量与低成本。目前,各闪存生产商正在加速开发三维层叠技术。2009年6月在日本京都召开的半导体技术国际会议“2009 Symposium on VLSI Technology/Circuits”上,各厂商将会发表各种三维层叠技术。比如,三星电子公司将发布被称为“Vertical Gate NAND(VG-NAND)”的三维技术。该技术中存储单元的层叠数没有限制,这为实现Tb级的存储器开拓了新的道路。该公司已经证实,采用该结构的存储单元可以稳定地进行写入、删除、读出等操作。

东芝公司也宣布其之前所开发的低成本三维层叠技术“BiCS(bit-cost scalable)”又有了新的进展。该公司已试制出层叠了16层存储阵列的实验芯片,使用的是BiCS的改良技术 “Pipe shaped BiCS”,每层的容量可达1Gb。该芯片采用60nm制造工艺,每bit的实际存储单元面积仅为0.00163μm2,与该公司和SanDisk公司在“ISSCC 2009”上共同发布的采用32nm工艺、3位/单元的多值技术制造的32Gb NAND闪存的面积大致相同。

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